1. 引言
在宇宙空间、地面核设施运行、乏燃料后处理等场景中，不可避免地存在强电离辐射场。这些电离辐射场中不可避免地存在大量带电粒子，如质子和电子，足以在半导体材料中沉积，从而产生能量改变半导体器件原本的一些性能。例如，在电离辐射下会改变标准参考电压下晶体管的特性，即使一毫伏的偏差也会导致电路运行有所偏差，从而导致测量错误或者系统故障。类似地，在采样电路中电离粒子引起一个瞬时电压脉冲，则错误的电压脉冲被采集后可能导致显著的模数转换错误，并且传播到随后的数字模块及其之后的电路。
本文针对总剂量效应在CMOS电路中的具体表现，按照时间顺序介绍了国内外对于CMOS电路中总剂量效应的研究，分析了几种主流的电路级抗总剂量效应辐射加固的方法。
2. CMOS电路中的总剂量效应
总剂量效应是一种积累效应，而不是一种瞬态效应，沉积在集成电路(IC)上的电荷经常被困在绝缘体材料中(主要是二氧化硅)，而捕获的正电荷可以改变器件的特性，从而改变电路的性能。其原理是电离辐射在与半导体的接触时产生电子–空穴对，电子空穴对随即产生复合沉积形成氧化物陷阱电荷与界面态，最终使得器件性能参数发生退化的效应称为总剂量效应(TID) [1]。TID效应会导致MOS管阈值电压漂移、跨导下降、载流子迁移率降低和电流额外泄漏。具体来讲，总剂量效应会对MOS工艺器件产生下列许多的问题[2] [3] [4]：
首先是由电离辐射在栅氧化层中引入正电荷造成的阈值电压漂移问题。在总剂量辐射后，MOS器件阈值电压曲线均会向左漂移，即NMOS阈值电压降低，PMOS阈值电压增大。对数字电路的影响就是NMOS响应速度变快，PMOS相反；对模拟电路的影响就是NMOS管过驱动电压增大，导通电阻减小，驱动电流增大；PMOS管过驱动电压降低，导通电阻增大，驱动电流减小。在极端情况下，电离辐射会使得NMOS管由增强型变为耗尽型，在“零偏置”条件下即能导通，导致电路功耗增加，甚至功能出现异常。
其次是在栅的有源区与场氧区边缘引起的源漏区漏电问题。在总剂量辐照后，MOS管将会产生一定程度的阈值电压漂移，氧化层厚度越大，阈值电压漂移越大。而场区氧化层的厚度比栅极氧化层大得多，因此栅在场氧下的阈值电压漂移较大。在该效应影响下，位于场氧边缘的源极和漏极之间产生漏电通道，使MOS管截止区特性变差。
第三是在MOS管场氧区下方会产生漏电通道，导致MOS器件漏电。在总剂量辐射条件下，场氧下寄生的NMOS管会开启，由此产生的漏电称之为场区漏电。特别是在相邻NMOS不同电位的源漏极之间或相邻不同电位的N阱之间容易产生漏电通道，造成电路特性变差[5]。
Figure 1. Drift of the I-V characteristics of NMOS and PMOS transistors under irradiation conditions
图1. NMOS管和PMOS管在辐照条件下的I-V特性漂移
如图1所示为典型的NMOS和PMOS管的I-V特性曲线随辐射电离辐射总剂量效应的增加而逐渐漂移的过程[6]。图中X轴为栅极电压VG，Y轴为漏极电流ID。曲线0表示未受到辐照前MOS器件的I-V特性曲线；曲线1到曲线4分别表示不同辐照剂量下器件的I-V特性曲线。随着总剂量效应的增大，阈值电压漂移就越大。对于N型MOS管，栅极所接的正电压大于阈值电压时，晶体管开始导通。对于P型MOS晶体管，栅极所接的负电压小于阈值电压时，晶体管导通。根据图1(a)，NMOS管随着电离总剂量效应的增大，阈值电压向负方向漂移，表现为阈值电压减小。本该截止的晶体管此时却变为导通，原来该导通的晶体管需要截止时无法截止。同理，图1(b)的PMOS管随着电离总剂量效应的增大，阈值电压向负方向漂移，表现为阈值电压增加。本该导通的晶体管变为截止，原来该截止的晶体管需要导通时无法导通。
3. CMOS器件中的总剂量效应研究现状
3.1. 早期半导体器件的总剂量效应
由于CMOS工艺具有性能好、功耗低、集成度高、抗中子辐射能力强等优点，因而在集成电路设计中得以广泛应用。在上一章的介绍中，我们知道TID主要影响的是阈值电压位移和场氧化物泄漏。而金属氧化物半导体场效应晶体管(MOSFET)的阈值电压位移是由栅极氧化物或氧化物/半导体界面中的电荷捕获引起的。
对体硅MOSFET总剂量效应的研究，最早是由NRL实验室的Giroux和Hughes进行的[7]。研究指出，在辐射环境下，N型和P型MOS管的栅氧层会积累大量陷阱电荷，从而影响器件电学特性，且随着辐射剂量的升高，器件电学性质会进一步恶化。上世纪七十年代初的研究表明，将MOSFET置于由γ射线、α射线组成的复杂辐射环境下，由于辐射引发的栅氧层陷阱电荷对阈值电压与跨导都有严重影响。
1972年，Naval实验室的研究人员发现，晶格缺陷密度直接影响了氧化层在辐射环境下对辐射感生电荷的俘获能力，这一发现是研究史上的一项重大突破，有助于对MOS器件的辐射效应进行更深入的研究[8]。
在上世纪八十年代左右，传统MOSFET的栅极材料由铝变成多晶硅。在多晶硅栅工艺中，电路设计以及版图设计对于集成电路加固也变得十分重要。在这一时期，集成电路制造工艺中普遍采用的隔离技术是局部氧化隔离(Local Oxidation of Silicon, LOCOS)技术，但LOCOS技术会产生“鸟嘴效应”[9]。由于硅和氮化硅的不同氧化速率而导致器件在沟道宽度方向发生横向入侵，从而抬高氮化物边缘而形成类似于鸟嘴形状的区域，这就是鸟嘴效应。而鸟嘴区对总剂量效应十分敏感[10]。
3.2. 深亚纳米级CMOS集成电路中的总剂量效应
20世纪90年代，辐射加固的重点研究对象变为深亚微米CMOS集成电路。研究发现，随着栅氧化物厚度的减小，电荷积累引起的阈值位移减小[11]。在薄氧化物中，被捕获的电荷能够被电子穿透氧化物并释放捕获的空穴，二者复合可以使捕获的电荷大大减少。因此，现代深亚微米CMOS晶体管能够相当好地抵抗由TID引起的阈值电压位移。进入90 nm工艺节点以后，MOSFET等半导体器件由于栅氧变薄且质量明显提高，其总剂量效应得到了极大改善，有研究表明MOSFET的本征抗总剂量能力已经超过100 krad (Si)，能够满足部分航空航天、军事应用的需求[12] [13]。随着工艺技术节点的缩减，总剂量效应对半导体器件的主要损伤部位从栅氧化层逐渐转移到浅槽隔离氧化物(Shallow Trench Isolation, STI)，栅氧化物对总剂量效应的敏感性降低，而STI对总剂量效应的敏感性依然较高，在累积剂量较高时仍然对器件造成明显损伤。
21世纪初，半导体技术节点已发展至0.13 μm以下，研究重点又变为采用浅沟槽隔离层STI的深亚微米CMOS集成电路。在0.13 μm技术节点下，MOS晶体管栅氧层的厚度已减小到10毫米以下，所以栅氧层不再是产生总剂量效应的主要因素。与LOCOS技术相比，浅沟槽隔离层技术拥有诸多优势，例如：STI技术能够显著提高芯片集成度与隔离层质量，减少鸟嘴效应[14]。因此，STI常常被现代集成电路制造工艺大量采用作为隔离层，但是针对STI结构总剂量效应的研究[12]表明，辐射效应仍然能够对集成电路产生很大的危害。
虽然在现代CMOS工艺中阈值电压位移很小，CMOS集成电路的隔离或场氧化物仍然可以导致明显的电路参数退化。目前工艺中的栅氧化物的厚度可能在几纳米量级，但场氧化物的厚度仍在几百纳米量级。因此，正电荷会被困在场氧化物中，使得大量的捕获电荷导致P型衬底或集P型空穴表面反转，这可能会导致器件内和器件间的产生泄漏电流。P型衬底在n型场效应晶体管的源与漏之间的表面反转产生了一个导电沟道，增加了器件的漏源电流，尤其当器件在运行在亚阈值状态中最为明显。这些影响在现代CMOS技术的浅沟隔离(STI)中尤其明显。如果辐射产生的泄漏电流足够大，相当于器件的预期工作电流或超过器件的预期所需的工作电流，这使得他们无法正常关闭。泄漏电流使得供电电流增加，同时也通过增加受到辐射影响的晶体管的偏置电流从而影响模拟电路的运行[15]。也有研究结果表明，由于掺杂浓度的提高，表面反转需要更多的电荷来进行，STI中的电荷捕获效应的影响随着CMOS的尺寸增加而降低[16] [17] [18]。
4. CMOS集成电路中的TID效应以及抗辐射加固技术
关于总剂量效应对模拟集成电路影响的研究已经涵盖了广泛的电路和系统，主要包括双极工艺和CMOS工艺，这里只着重讨论CMOS器件。最常见的模拟电路便是运算放大器，由于运算放大器是模拟电路的基本构件之一，它可以反映TID效应对模拟电路的影响。在以往的研究中，CMOS运算放大器在TID辐射实验中有较大的偏移电压变化以及一些灾难性的故障，但是对参数在250纳米、180纳米和130纳米技术节点对于集成电路中TID效应的研究表明，每个亚微米级比其前一亚微米级的关键参数都有显著提升，包括阈值电压、跨导率和闪烁(或1/f)噪声等参数[19] [20] [21]。如上所述，这种抗辐射效果的增加是由于深亚微米CMOS工艺自身具有较薄的栅氧化物和其较高的掺杂浓度。
4.1. 解决STI泄漏问题的抗辐射加固电路设计
过去，实现耐辐射集成电路的一种很常见但是复杂而且昂贵的方法是通过在制造工艺中额外添加的抗辐射加固工艺以提升抗辐射水平，从而达到抗辐射加固的目的，这种方法称为生产工艺级的抗辐射加固技术(RHBP)。而电路设计级抗辐射加固技术(RHBD)的成功主要归因于现代纳米级CMOS晶体管对总剂量效应的相对不敏感性，这是由于纳米级CMOS晶体管使用薄的栅氧化物在很大程度上缓解了MOSFET性能下降问题。因此，产生了许多电路设计和版图设计来提升集成电路抗总剂量效应水平，从而制造能够商用的耐辐射集成电路[22] [23]。
Figure 2. Gate-all-around NMOS tube layout diagram
图2. 环形栅NMOS管布局示意图
第一种RHBD布局技术是无边缘(或封闭/环形)晶体管布局，如图2所示，是一种广泛使用的解决辐射源漏极泄漏问题的布局技术[5] [24]。其大致结构是一个环形的栅极包围晶体管的漏极，而栅极又被源极包围。这种布局可以消除源极和漏极之间的侧壁边缘泄漏的路径，从而避免晶体管由于电离辐射引起的泄漏。
第二种布局是用来消除N型场效应管的侧壁泄漏的设计[25]。其大致结构是使用“双聚”工艺或封闭漏极，其中的栅极环绕漏极，源极只在晶体管的单侧。其在场氧下面的薄氧化物限制了辐射产生的阈值位移，并将保证电离辐射后仍可以持续正确地工作。
第三种流行的RHBD布局技术是使用P + 防护环，用来防止P衬底的表面反转，从而导致N型场效应晶体管到N场效应晶体管之间产生泄漏电流，或者N场效应晶体管到N型阱之间产生泄漏电流[26] [27]。同时，一些研究表明，在130 nm的节点上，TID实验中没有明显地观察到器件内的泄漏，所以没有必要在此纳米级中大面积使用这种布局技术[21]。
4.2. 其他较为有效的抗辐射加固电路
除了专门解决STI泄漏的布局技术外，还有在模拟电路中使用的各种其他的RHBD布局技术。在器件参数可能发生变化的情况下，可以利用一些可变参数设计的方法进行设计。例如，在大多数运算放大器中可以利用负反馈补偿反馈回路减少器件的参数退化。
Figure 3. Circuit diagram of rail-to-rail operational amplifier
图3. 轨对轨运算放大器电路示意图
Figure 4. TID test results of rail-to-rail operational amplifier
图4. 轨对轨运算放大器TID测试结果
在一些文献的研究中发现，运算放大器对TID效应较为敏感是由于其具有不对称结构或者搭载了不稳定的负载，这表明在模拟设计中利用对称性和电流匹配可以增加电路的抗辐射程度[28]。如图3所示是一个轨对轨运算放大器的电路示意图。输入级由NMOS输入对M1、M2与PMOS管的输入对M3、M4组成，具有很好的对称结构，在输入级与中间级中添加了一个跨导控制电路(M5~M8)，以保持轨对轨输入级的输出电流恒定，确保跨导在所有输入共模范围内几乎恒定；中间级是由两个电流镜M11、M12、M15、M16形成的相加电路，放大电路由M13、M14、M17、M18组成；输出极是一个由M29、M30组成的AB类输出级，为了使输出稳定，设计了浮动电流源由M11、M19、M27、M28和M15、M20、M24、M25组成。如图4所示是该电路各项参数随着TID效应增加的实验测试结果，在图4(a)中，起始时运算放大器的电流消耗为120 μA，并且在TID效应积累过程中几乎保持不变，变化幅度小于2%；图4(b)显示了转换速率(SR)的变化结果。对于SR测量，输入方信号为1 kHz，振幅为±0.9 V，响应几乎保持在200 krad (Si)，在最大累积剂量下增加约1.3%；图4(c)增益带宽积下降接近线性，在TID效应达到最大时仅有2%的偏移。
此外，也有一些针对电压参考电路的特殊的抗辐射加固技术。在电压参考电路上进行的TID效应实验主要集中在商业器件上，而不是定制的集成电路。例如，Rax等人发表了一个相关的TID效应辐射对电路影响的比较[26]。一般来说，更复杂的精确度参考比中等精度集成电路的参数退化更小，结果显示，基准电压相对于总剂量几乎呈线性变化。
事实上，显示参数退化最少的参考文献是受温度调节的掩埋齐纳基准，即LTZ1000。如图5所示是LTZ1000的基本结构，由一个7 V的掩埋齐纳二极管、两个npn晶体管和一个加热器组成[29]。图6是带有温度调节的LTZ1000 [30]。右边的运放A2提供了一个带有齐纳二极管的反馈回路，它可以调节输出电压，左侧的运算放大器A1提供热反馈回路。图7对比了是否带有温度调节电路的稳定性，可以看出没有温度调节的电路温度漂移很大，通过热反馈可以将温度漂移降到很小。基于LTZ1000的标准的唯一限制因素是使用外部运算放大器进行温度系数补偿和温度调节，这些运算放大器由于位移损伤而导致的偏移电压参数退化，从而使参考电压的显著变化。其核心电路的快速恢复能力证明其在辐射环境中使用温度调节参考电路是成功的。
Figure 5. Structure diagram of LTZ1000
图5. LTZ1000结构示意图
Figure 6. Structure diagram of LTZ1000 with temperature regulation
图6. 带有温度调节的LTZ1000结构示意图
Figure 7. Comparison of simulations with and without temperature feedback
图7. 带有温度反馈与不带温度反馈的模拟对比
Analog Devices公司的附加注入场效应晶体管(XFET)器件是另一个商业的精密电压参考器件，其用来测试辐射诱导下的参数退化。该电路采用与典型带隙参考类似的温度补偿方法，但主要参考器件是P沟道结型场效应晶体管(JFETs) [31]。以往在90 nm CMOS电压参考下的RHBD设计技术在很大程度上依赖于使用无边缘晶体管布局和防护环来消除辐射引起的STI泄漏。但该设计使用了横向PNP型交替的晶体管来生成带隙参考电压，并采用了基于电流源的最小化拓扑结构，以避免运算放大器等复杂电路在辐照后的潜在参数退化。此外，在这个设计中采用了经过验证的高精度温度调节的设计，以提升其电压精度。由于没有对其进行辐射测试，所以目前还不清楚该种晶体管对辐射的反应，特别是在低剂量率下的反应。
低压RHBD电压参考设计的一个成功的案例是使用动态阈值MOS晶体管(DTMOSTs)设计的CMOS基准电路[32]。如图8所示是DTMOST的基本结构示意图，该结构是一个P型MOSFET，其栅、源、漏三极均接地。DTMOST简单来说是一个将栅极和主体连接在一起的晶体管，其在低压和耐辐射应用中有着不俗的表现。该设计利用了130 nm CMOS工艺对阈值迁移的相对低灵敏度。通过使用无边布局晶体管和保护环，参考电压的变化被限制在±1.5 mV (0.8%)，最高剂量为44 Mrad (Si)，相比之下标准布局参考的波动为3%。虽然这些结果令人印象深刻，然而普遍认为该设计的性能基本上依赖于130纳米的制造工艺[33]。换句话说，该设计并没有利用更先进的RHBD模拟电路技术，它只是阐述在130纳米制造工艺下获得的良好结果，因此这种抗辐射加固技术可以被应用于加固任何制造过程中的各种模拟电路。
Figure 8. DTMOST structure diagram
图8. DTMOST结构示意图
5. 总结
总之，近年来经过由现代纳米级CMOS晶体管本身的隧穿效应导致的对总剂量效应的相对不敏感性，使得基于电路设计的抗辐射加固技术(RHBD)在总剂量效应辐射加固方面有了更多的可能性：轨对轨输入输出的对称设计、环形栅设计以及保护环设计等均可以大大提高抗总剂量效应辐射水平。对基于商用工艺的集成电路抗辐射加固设计技术进行研究，实现核工业领域使用的抗辐射关键元器件技术的自主可控，对核技术的发展具有重大的意义。